論文の概要: Analytical modeling of participation reduction in superconducting coplanar resonator and qubit designs through substrate trenching

• arxiv url: http://arxiv.org/abs/2001.11451v2
• Date: Tue, 25 Aug 2020 17:32:07 GMT
• ステータス: 処理完了
• システム内更新日: 2023-06-05 04:43:49.079786
• Title: Analytical modeling of participation reduction in superconducting coplanar resonator and qubit designs through substrate trenching
• Title（参考訳）: 超伝導コプレーナ共振器の結合低減に関する解析モデルと基板トレンチによる量子ビット設計
• Authors: Conal E. Murray
• Abstract要約: コプラナー導波路と量子ビットの誘電損失低減戦略 コンフォーマルマッピング技術は、基板トレンチを使わずに変換されたCPWとキュービットのジオメトリを生成する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: A strategy aimed at decreasing dielectric loss in coplanar waveguides (CPW) and qubits involves the creation of trenches in the underlying substrate within the gaps of the overlying metallization. Participation of contamination layers residing on surfaces and interfaces in these designs can be reduced due to the change in the effective dielectric properties between the groundplane and conductor metallization. Although finite element method approaches have been previously applied to quantify this decrease, an analytical method is presented that can uniquely address geometries possessing small to intermediate substrate trench depths. Conformal mapping techniques produce transformed CPW and qubit geometries without substrate trenching but a non-uniform contamination layer thickness. By parametrizing this variation, one can calculate surface participation through the use of a two-dimensional, analytical approximation that properly captures singularities in the electric field intensity near the metallization corners and edges. Examples demonstrate two regimes with respect to substrate trench depth that capture an initial increase in substrate-to-air surface participation due to the trench sidewalls and an overall decrease in surface participation due to the reduction in the effective dielectric constant, and are compared to experimental measurements to extract loss tangents on this surface.
• Abstract（参考訳）: コプラナー導波路(cpw)とキュービットの誘電損失を減らすための戦略は、オーバーライジング金属化のギャップ内の基板にトレンチを形成することを含む。 これらの設計では, 地平面と導体金属化の有効誘電特性の変化により, 表面や界面に付着する汚染層の関与を低減できる。 この減少を定量化するために, 有限要素法が適用されてきたが, 基板トレンチ深度が小さく, 中間層トレンチ深度が小さいジオメトリーに一意に対処できる解析手法が提案されている。 コンフォメーションマッピング技術は、基板トレンチを必要とせず、不均一な汚染層厚を持つcpwおよびqubitジオメトリを生成する。 この変動をパラメータ化することにより、金属化コーナーやエッジ付近の電界強度の特異点を適切に捉える2次元解析近似を用いて表面参加を計算することができる。 例えば、トレンチ側壁による基板対空気接触の初期増加と、有効誘電率の低下による表面接触の全体的な減少を捉えた基板トレンチ深さに関する2つのレジームを示し、この表面における損失接点を抽出するための実験的測定と比較する。

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