論文の概要: Hardware-Tailored Diagonalization Circuits

• arxiv url: http://arxiv.org/abs/2203.03646v3
• Date: Wed, 09 Oct 2024 15:30:59 GMT
• ステータス: 翻訳完了
• システム内更新日: 2024-10-10 16:16:30.981449
• Title: Hardware-Tailored Diagonalization Circuits
• Title（参考訳）: ハードウェア式対角化回路
• Authors: Daniel Miller, Laurin E. Fischer, Kyano Levi, Eric J. Kuehnke, Igor O. Sokolov, Panagiotis Kl. Barkoutsos, Jens Eisert, Ivano Tavernelli,
• Abstract要約: 本稿では,ハードウェア指向の対角化回路を構築するための理論的枠組みを提案する。 超低ゲート数で対角化回路を調整するための体系的かつ柔軟な手法を確立した。 我々は,クラウドベースの量子コンピュータを用いて予測値を推定することで,HT回路の効率が向上できることを実験的に実証した。
• 参考スコア（独自算出の注目度）: 0.5922390405022251
• License:
• Abstract: A central building block of many quantum algorithms is the diagonalization of Pauli operators. Although it is always possible to construct a quantum circuit that simultaneously diagonalizes a given set of commuting Pauli operators, only resource-efficient circuits can be executed reliably on near-term quantum computers. Generic diagonalization circuits, in contrast, often lead to an unaffordable Swap gate overhead on quantum devices with limited hardware connectivity. A common alternative is to exclude two-qubit gates altogether. However, this comes at the severe cost of restricting the class of diagonalizable sets of Pauli operators to tensor product bases (TPBs). In this article, we introduce a theoretical framework for constructing hardware-tailored (HT) diagonalization circuits. Our framework establishes a systematic and highly flexible procedure for tailoring diagonalization circuits with ultra-low gate counts. We highlight promising use cases of our framework and - as a proof-of-principle application - we devise an efficient algorithm for grouping the Pauli operators of a given Hamiltonian into jointly-HT-diagonalizable sets. For several classes of Hamiltonians, we observe that our approach requires fewer measurements than conventional TPB approaches. Finally, we experimentally demonstrate that HT circuits can improve the efficiency of estimating expectation values with cloud-based quantum computers.
• Abstract（参考訳）: 多くの量子アルゴリズムの中央構造ブロックは、パウリ作用素の対角化である。 与えられた通勤パウリ演算子の対角化を同時に行う量子回路を構築することは常に可能であるが、短期量子コンピュータ上では資源効率の高い回路のみが確実に実行可能である。 対照的に、ジェネリック対角化回路は、ハードウェア接続が限られている量子デバイス上では、保証できないスワップゲートのオーバーヘッドにつながることが多い。 一般的な選択肢は、2ビットゲートを完全に排除することである。 しかし、これは、パウリ作用素の対角化可能な集合のクラスをテンソル積基底 (TPBs) に制限する重いコストが伴う。 本稿では,ハードウェア調整(HT)対角化回路を構築するための理論的枠組みを紹介する。 超低ゲート数で対角化回路を調整するための体系的かつ柔軟な手法を確立した。 我々は、我々のフレームワークの有望なユースケースを強調し、そして-原理の証明として、与えられたハミルトニアンのパウリ作用素を共同でHT-対角化可能な集合にグループ化する効率的なアルゴリズムを考案する。 ハミルトニアンのいくつかのクラスでは、我々のアプローチは従来のTBBアプローチよりも少ない測定を必要とする。 最後に、HT回路がクラウドベースの量子コンピュータを用いて予測値の推定効率を向上させることを実験的に実証した。

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