論文の概要: CodeV: Empowering LLMs for Verilog Generation through Multi-Level Summarization

• arxiv url: http://arxiv.org/abs/2407.10424v3
• Date: Thu, 18 Jul 2024 09:43:08 GMT
• ステータス: 処理完了
• システム内更新日: 2024-07-19 13:52:16.981027
• Title: CodeV: Empowering LLMs for Verilog Generation through Multi-Level Summarization
• Title（参考訳）: CodeV:マルチレベル要約によるVerilog生成のためのLLMの強化
• Authors: Yang Zhao, Di Huang, Chongxiao Li, Pengwei Jin, Ziyuan Nan, Tianyun Ma, Lei Qi, Yansong Pan, Zhenxing Zhang, Rui Zhang, Xishan Zhang, Zidong Du, Qi Guo, Xing Hu, Yunji Chen,
• Abstract要約: 本稿では,オープンソースの命令調整型Verilog生成用LLMであるCodeVを紹介する。 CodeVは以前のオープンソースSOTAを14.4%(VerilogEvalのBetterV)と11.3%(RTLCoder in RTLLM)で相対的に上回っている。
• 参考スコア（独自算出の注目度）: 37.4446786461791
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The increasing complexity and high costs associated with modern processor design have led to a surge in demand for processor design automation. Instruction-tuned large language models (LLMs) have demonstrated remarkable performance in automatically generating code for general-purpose programming languages like Python. However, these methods fail on hardware description languages (HDLs) like Verilog due to the scarcity of high-quality instruction tuning data, as even advanced LLMs like GPT-3.5 exhibit limited performance on Verilog generation. Regarding this issue, we observe that (1) Verilog code collected from the real world has higher quality than those generated by LLMs. (2) LLMs like GPT-3.5 excel in summarizing Verilog code rather than generating it. Based on these observations, this paper introduces CodeV, a series of open-source instruction-tuned Verilog generation LLMs. Instead of generating descriptions first and then getting the corresponding code from advanced LLMs, we prompt the LLM with Verilog code and let the LLM generate the corresponding natural language description by multi-level summarization. Experimental results show that CodeV relatively surpasses the previous open-source SOTA by 14.4% (BetterV in VerilogEval) and 11.3% (RTLCoder in RTLLM) respectively, and also relatively outperforms previous commercial SOTA GPT-4 by 22.1% in VerilogEval.
• Abstract（参考訳）: プロセッサ設計の複雑さとコストの増大により、プロセッサ設計の自動化に対する需要が急増した。 命令調整型大規模言語モデル(LLM)は、Pythonのような汎用プログラミング言語のコードを自動的に生成する際、顕著な性能を示している。 しかし、GPT-3.5のような先進的なLCMでさえ、Verilog生成において限られた性能を示すため、高品質な命令チューニングデータが不足しているため、これらの手法はVerilogのようなハードウェア記述言語(HDL)では失敗する。 この問題に関して,(1)実世界から収集したVerilogコードは,LLMが生成したコードよりも高品質であることを示す。 2) GPT-3.5 のような LLM は、生成するのではなく、Verilog コードの要約に優れている。 そこで本研究では,オープンソースの命令調整型Verilog生成用LLMであるCodeVを紹介する。 まず、先進的なLLMから対応するコードを生成する代わりに、VerilogコードでLLMをプロンプトし、多レベル要約により対応する自然言語記述を生成する。 実験の結果、CodeVは以前のオープンソースSOTAの14.4%(VerilogEvalのBetterV)と11.3%(RTLCoderのRTLCoder)を比較的上回り、またVerilogEvalの商用SOTA GPT-4の22.1%を上回った。

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