論文の概要: FPGN: Redefining Ultra-Fast Programmable Gate-based Neural Acceleration with Differentiable LUTs

• arxiv url: http://arxiv.org/abs/2607.08427v1
• Date: Thu, 09 Jul 2026 12:49:24 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-10 14:45:27.533433
• Title: FPGN: Redefining Ultra-Fast Programmable Gate-based Neural Acceleration with Differentiable LUTs
• Title（参考訳）: FPGN: 可変LUTを用いた極端プログラムゲート型ニューラルアクセラレーションの再定義
• Abstract要約: 我々は、LUTネイティブ学習とレイテンシ最適化FPGA実装のギャップを埋めるエンドツーエンドの物理認識フレームワークであるFPGNを提案する。 FPGNはFPGAベースのBNNアクセラレータと比較して最大205$times$レイテンシ削減を実現し、従来の差別化可能なLUTネイティブネットワークよりも最大30$times$LUT効率を実現している。
• 参考スコア（独自算出の注目度）: 28.713997858820758
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Achieving nanosecond-scale inference latency for deep neural networks (DNNs) has become a primary architectural concern for latency-critical applications. While Field-Programmable Gate Arrays (FPGAs) offer a promising substrate for low-latency inference, conventional FPGA accelerators remain arithmetic-centric, using LUTs primarily as building blocks for numerical operators and peripheral logic. In contrast, recent LUT-native neural networks treat LUTs as learnable neurons, revealing promising theoretical potential to exploit their intrinsic logic expressivity. However, existing methods are largely confined to algorithmic optimizations, failing to translate this theoretical potential into high-performance FPGA accelerators. Specifically, their differentiable formulations do not faithfully match FPGA LUT primitives, their physically-unaware topologies compromise routability and timing closure, and their lack of automated optimization flow hinders systematic design space exploration (DSE) and efficient hardware implementation. In this paper, we propose FPGN, an end-to-end physically-aware framework that closes the gap between LUT-native learning and latency-optimized FPGA implementation. FPGN addresses these challenges through (i) a hardware-aligned differentiable formulation for training FPGA-native LUT neurons, (ii) a structured LUT-native topology with a streaming hardware architecture to improve routing locality and timing closure, and (iii) a latency-driven compiler that leverages high-fidelity analytical Quality of Results models to automate DSE and hardware generation. Experiments show that FPGN achieves up to 205$\times$ latency reduction compared to representative FPGA-based BNN accelerators and up to 30$\times$ higher LUT efficiency than prior differentiable LUT-native networks, while maintaining competitive inference accuracy.
• Abstract（参考訳）: ディープニューラルネットワーク(DNN)のナノ秒スケール推論レイテンシを実現することは、レイテンシクリティカルなアプリケーションにとって、主要なアーキテクチャ上の問題となっている。 Field-Programmable Gate Arrays (FPGA) は低遅延推論のための有望な基板を提供するが、従来のFPGAアクセラレータは算術中心であり、主に数値演算子や周辺論理のためのビルディングブロックとしてLUTを使用する。 対照的に、最近のLUTネイティブニューラルネットワークは、LUTを学習可能なニューロンとして扱い、本質的な論理表現性を利用する有望な理論的可能性を明らかにしている。 しかし、既存の手法はアルゴリズム最適化に限られており、この理論的なポテンシャルを高性能FPGA加速器に変換することができない。 特に、それらの微分可能な定式化はFPGA LUTプリミティブと忠実に一致せず、物理的に無意識なトポロジはルタビリティとタイミング閉鎖を妥協し、自動化された最適化フローの欠如は、体系的な設計空間探索(DSE)と効率的なハードウェア実装を妨げている。 本稿では,LUTネイティブ学習と遅延最適化FPGA実装のギャップを埋める,エンドツーエンドの物理認識フレームワークであるFPGNを提案する。 FPGNはこれらの課題に対処する (i)FPGAネイティブLUTニューロンのトレーニングのためのハードウェア整合微分可能な定式化 (II) ルーティングの局所性とタイミングのクロージャを改善するためのストリーミングハードウェアアーキテクチャを備えた構造化LUTネイティブトポロジ 3) DSEとハードウェア生成を自動化するために高忠実度解析品質結果モデルを活用する遅延駆動コンパイラ。 実験の結果、FPGNはFPGAベースのBNNアクセラレータと比較して最大205$\times$レイテンシ削減を実現し、競合推論精度を維持しながら、従来の差別化可能なLUTネイティブネットワークよりも30$\times$高いLUT効率を実現している。

関連論文リスト

• BitLogic: Training Framework for Gradient-Based FPGA-Native Neural Networks [28.844098517315228]
  BitLogicはFPGAネイティブニューラルネットワークのためのエンドツーエンドのトレーニング可能なフレームワークである。 マルチ累積演算をFPGAプリミティブに直接マップする微分可能なLUTノードに置き換える。 ネイティブバイナリ計算、疎結合、効率的なハードウェア実現を提供する。
  論文  参考訳（メタデータ） (2026-02-07T06:32:44Z)
• Implémentation Efficiente de Fonctions de Convolution sur FPGA à l'Aide de Blocs Paramétrables et d'Approximations Polynomiales [0.3966519779235704]
  フィールドプログラマブルゲートアレイ(FPGA)に畳み込みニューラルネットワーク(CNN)を実装することが、GPUに代わる有望な選択肢として浮上している。 本稿では、FPGAの実装を最適化し、利用可能なリソースに適応するために設計された畳み込みブロックのライブラリを提案する。 また、FPGA資源利用を予測する数学的モデルを開発するための方法論的フレームワークを提案する。
  論文  参考訳（メタデータ） (2025-10-03T15:58:20Z)
• NeuraLUT-Assemble: Hardware-aware Assembling of Sub-Neural Networks for Efficient LUT Inference [2.7086888205833968]
  ルックアップテーブル(LUT)を活用したNN(Efficient Neural Network)は、新興AIアプリケーションにおいて大きな可能性を示している。 既存のLUTベースの設計では、入力幅のLUTリソースの指数的スケーリングによって制限されたニューロンが要求するファンインが大きいため、精度が低下する。 我々は、これらの制限に対処する新しいフレームワークであるNeuraLUT-Assembleを紹介する。
  論文  参考訳（メタデータ） (2025-04-01T09:52:38Z)
• Enhancing Dropout-based Bayesian Neural Networks with Multi-Exit on FPGA [20.629635991749808]
  本稿では,フィールドプログラマブルゲートアレイ(FPGA)ベースのアクセラレータを効率よく生成するアルゴリズムとハードウェアの共同設計フレームワークを提案する。 アルゴリズムレベルでは、計算とメモリのオーバーヘッドを低減した、新しいマルチエグジット・ドロップアウトベースのベイズNNを提案する。 ハードウェアレベルでは,提案する効率的なベイズNNのためのFPGAベースのアクセラレータを生成するための変換フレームワークを提案する。
  論文  参考訳（メタデータ） (2024-06-20T17:08:42Z)
• NeuraLUT: Hiding Neural Network Density in Boolean Synthesizable Functions [2.7086888205833968]
  Field-Programmable Gate Array (FPGA)アクセラレータは、レイテンシとリソースクリティカルなDeep Neural Network (DNN)推論タスクの処理に成功している。 本稿では、ニューロンの境界を緩和し、サブネットワーク全体を単一のLUTにマッピングすることを提案する。 提案手法は,既知の遅延クリティカルタスク,ジェットサブストラクチャタグ,古典的コンピュータビジョンタスク,MNISTを用いた桁分類で検証する。
  論文  参考訳（メタデータ） (2024-02-29T16:10:21Z)
• Reconfigurable Distributed FPGA Cluster Design for Deep Learning Accelerators [59.11160990637615]
  エッジコンピューティングアプリケーション用に設計された低消費電力組み込みFPGAに基づく分散システムを提案する。 提案システムは,様々なニューラルネットワーク(NN)モデルを同時に実行し,パイプライン構造にグラフを配置し,NNグラフの最も計算集約的な層により大きなリソースを手動で割り当てる。
  論文  参考訳（メタデータ） (2023-05-24T16:08:55Z)
• End-to-end codesign of Hessian-aware quantized neural networks for FPGAs and ASICs [49.358119307844035]
  我々は、共設計ニューラルネットワーク(NN)のトレーニングと実装のためのエンドツーエンドワークフローを開発する。 これにより、ハードウェアにおける効率的なNN実装が、非専門家に、単一のオープンソースワークフローでアクセスできるようになる。 大型ハドロン衝突型加速器(LHC)の40MHz衝突速度で動作しなければならないトリガー決定を含む粒子物理学アプリケーションにおけるワークフローを実演する。 シミュレーションLHC陽子-陽子衝突における高速粒子ジェット用混合精度NNを実装した。
  論文  参考訳（メタデータ） (2023-04-13T18:00:01Z)
• LL-GNN: Low Latency Graph Neural Networks on FPGAs for High Energy Physics [45.666822327616046]
  本研究は,粒子検出器のための低グラフニューラルネットワーク(LL-GNN)設計のための新しい再構成可能なアーキテクチャを提案する。 LL-GNNの設計は、洗練されたアルゴリズムが実験データを効率的に処理できるようにすることで、次世代のトリガーシステムを進化させる。
  論文  参考訳（メタデータ） (2022-09-28T12:55:35Z)
• FPGA-optimized Hardware acceleration for Spiking Neural Networks [69.49429223251178]
  本研究は,画像認識タスクに適用したオフライントレーニングによるSNN用ハードウェアアクセラレータの開発について述べる。 この設計はXilinx Artix-7 FPGAをターゲットにしており、利用可能なハードウェアリソースの40%を合計で使用している。 分類時間を3桁に短縮し、ソフトウェアと比較すると精度にわずか4.5%の影響を与えている。
  論文  参考訳（メタデータ） (2022-01-18T13:59:22Z)
• Automatic Mapping of the Best-Suited DNN Pruning Schemes for Real-Time Mobile Acceleration [71.80326738527734]
  本稿では,汎用的,きめ細かな構造化プルーニング手法とコンパイラの最適化を提案する。 提案手法は,より微細な構造化プルーニング手法とともに,最先端のDNN最適化フレームワークよりも優れていることを示す。
  論文  参考訳（メタデータ） (2021-11-22T23:53:14Z)
• NullaNet Tiny: Ultra-low-latency DNN Inference Through Fixed-function Combinational Logic [4.119948826527649]
  フィールドプログラマブルゲートアレイ(FPGA)ベースのアクセラレータは、グラフィックス処理ユニット/中央処理ユニットベースのプラットフォームを置き換える深刻な競争相手として注目を集めています。 本稿では,資源とエネルギー効率,超低遅延FPGAベースニューラルネットワークアクセラレータ構築のためのフレームワークであるNullaNet Tinyを提案する。
  論文  参考訳（メタデータ） (2021-04-07T00:16:39Z)
• EdgeBERT: Sentence-Level Energy Optimizations for Latency-Aware Multi-Task NLP Inference [82.1584439276834]
  BERTのようなトランスフォーマーベースの言語モデルでは、自然言語処理(NLP)タスクの精度が大幅に向上する。 We present EdgeBERT, a in-deepth algorithm- hardware co-design for latency-aware energy optimization for multi-task NLP。
  論文  参考訳（メタデータ） (2020-11-28T19:21:47Z)
• PatDNN: Achieving Real-Time DNN Execution on Mobile Devices with Pattern-based Weight Pruning [57.20262984116752]
  粗粒構造の内部に新しい次元、きめ細かなプルーニングパターンを導入し、これまで知られていなかった設計空間の点を明らかにした。 きめ細かいプルーニングパターンによって高い精度が実現されているため、コンパイラを使ってハードウェア効率を向上し、保証することがユニークな洞察である。
  論文  参考訳（メタデータ） (2020-01-01T04:52:07Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。