論文の概要: Scalable Parity Architecture With a Shuttling-Based Spin Qubit Processor
- arxiv url: http://arxiv.org/abs/2403.09574v2
- Date: Wed, 31 Jul 2024 10:01:22 GMT
- ステータス: 処理完了
- システム内更新日: 2024-08-01 13:27:16.296829
- Title: Scalable Parity Architecture With a Shuttling-Based Spin Qubit Processor
- Title(参考訳): シャットリングベースのスピン量子プロセッサによるスケーラブルなパリティアーキテクチャ
- Authors: Florian Ginzel, Michael Fellner, Christian Ertler, Lars R. Schreiber, Hendrik Bluhm, Wolfgang Lechner,
- Abstract要約: 本稿では、Parity Quantum Approximate Optimization Algorithm (QAOA)を実装したスピンシャットリングと量子ゲートのシーケンスを示す。
本稿では,Parity Architectureのハードウェア固有の解析のための詳細なエラーモデルを開発する。
その結果,高忠実度スピンシャットリングでは,スピン量子ビットの性能は競争力があり,トランスモンの結果を超えていることがわかった。
- 参考スコア(独自算出の注目度): 0.32985979395737786
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Motivated by the prospect of a two-dimensional square-lattice geometry for semiconductor spin qubits, we explore the realization of the Parity Architecture with quantum dots (QDs). We present sequences of spin shuttling and quantum gates that implement the Parity Quantum Approximate Optimization Algorithm (QAOA) on a lattice constructed of identical unit cells, such that the circuit depth is always constant. We further develop a detailed error model for a hardware-specific analysis of the Parity Architecture and we estimate the errors during one round of Parity QAOA. The model includes a general description of the shuttling errors as a function of the probability distribution function of the valley splitting, which is the main limitation for the performance. We compare our approach to a superconducting transmon qubit chip and we find that with high-fidelity spin shuttling the performance of the spin qubits is competitive or even exceeds the results of the transmons. Finally, we discuss the possibility of decoding the logical quantum state and of quantum error mitigation. We find that already with near-term spin qubit devices a sufficiently low physical error probability can be expected to reliably perform Parity QAOA with a short depth in a regime where the success probability compares favorably to standard QAOA.
- Abstract(参考訳): 半導体スピン量子ビットの2次元2乗格子幾何学の展望により、量子ドット(QD)を用いたパリティアーキテクチャの実現を探求する。
回路深さが常に一定であるように、同一の単位セルからなる格子上に、スピンシャットリングと量子ゲートのシーケンスを示し、パリティ量子近似アルゴリズム(QAOA)を実装した。
さらに、Parity Architectureのハードウェア固有の分析のための詳細なエラーモデルを開発し、Parity QAOAの一ラウンドにおける誤差を推定する。
このモデルには、バレー分割の確率分布関数の関数としてのシャットリング誤差の一般的な記述が含まれており、これは性能の主な限界である。
超伝導トランスモン量子ビットチップに対する我々のアプローチを比較すると、スピン量子ビットの性能をシャットする高忠実なスピンが競合的であるか、あるいはトランスモンの結果を超えていることが分かる。
最後に、論理量子状態の復号化と量子エラー軽減の可能性について議論する。
短期スピンキュービットデバイスでは、成功確率が標準QAOAと良好に比較可能な状態において、Parity QAOAを短時間で確実に行うことが期待できる。
関連論文リスト
- Towards early fault tolerance on a 2$\times$N array of qubits equipped with shuttling [0.0]
局所的に相互作用する量子ビットの2次元グリッドは、フォールトトレラント量子コンピューティングのための有望なプラットフォームである。
本稿では,そのような制約のあるアーキテクチャも耐障害性をサポートすることを示す。
エラー訂正が可能であることを実証し、このプラットフォームに自然に適合するコードのクラスを特定する。
論文 参考訳(メタデータ) (2024-02-19T23:31:55Z) - Near-Term Distributed Quantum Computation using Mean-Field Corrections
and Auxiliary Qubits [77.04894470683776]
本稿では,限られた情報伝達と保守的絡み合い生成を含む短期分散量子コンピューティングを提案する。
我々はこれらの概念に基づいて、変分量子アルゴリズムの断片化事前学習のための近似回路切断手法を作成する。
論文 参考訳(メタデータ) (2023-09-11T18:00:00Z) - Robust sparse IQP sampling in constant depth [3.670008893193884]
NISQ(ノイズのある中間スケール量子)は、堅牢な量子優位性と完全なフォールトトレラント量子計算の証明のないアプローチである。
本稿では,最小限の誤差補正条件でノイズに頑健な証明可能な超多項式量子優位性を実現する手法を提案する。
論文 参考訳(メタデータ) (2023-07-20T09:41:08Z) - Deep Quantum Error Correction [73.54643419792453]
量子誤り訂正符号(QECC)は、量子コンピューティングのポテンシャルを実現するための鍵となる要素である。
本研究では,新しいエンペンド・ツー・エンドの量子誤りデコーダを効率的に訓練する。
提案手法は,最先端の精度を実現することにより,QECCのニューラルデコーダのパワーを実証する。
論文 参考訳(メタデータ) (2023-01-27T08:16:26Z) - Analyzing Prospects for Quantum Advantage in Topological Data Analysis [35.423446067065576]
我々は、トポロジカルデータ解析のための改良された量子アルゴリズムを解析し、最適化する。
超二次量子スピードアップは乗法誤差近似をターゲットとする場合にのみ可能であることを示す。
数百億のトフォリを持つ量子回路は、古典的に難解なインスタンスを解くことができると我々は主張する。
論文 参考訳(メタデータ) (2022-09-27T17:56:15Z) - Measuring NISQ Gate-Based Qubit Stability Using a 1+1 Field Theory and
Cycle Benchmarking [50.8020641352841]
量子ハードウェアプラットフォーム上でのコヒーレントエラーを, サンプルユーザアプリケーションとして, 横フィールドIsing Model Hamiltonianを用いて検討した。
プロセッサ上の物理位置の異なる量子ビット群に対する、日中および日中キュービット校正ドリフトと量子回路配置の影響を同定する。
また,これらの測定値が,これらの種類の誤差をよりよく理解し,量子計算の正確性を評価するための取り組みを改善する方法についても論じる。
論文 参考訳(メタデータ) (2022-01-08T23:12:55Z) - Quantum amplitude damping for solving homogeneous linear differential
equations: A noninterferometric algorithm [0.0]
本研究は,同種LDEを解くための効率的な量子アルゴリズムを構築するために,量子振幅減衰演算を資源として利用する新しい手法を提案する。
このようなオープンな量子系にインスパイアされた回路は、非干渉法で解の実際の指数項を構成することができることを示す。
論文 参考訳(メタデータ) (2021-11-10T11:25:32Z) - Preparing Renormalization Group Fixed Points on NISQ Hardware [0.0]
Evenbly と White の作業に適応した回路を用いて, 臨界イジングモデルの基底状態の堅牢性について数値的, 実験的に検討した。
実験的な実装は、局所可観測物の収束と安定性に見られる再正規化を通じて自己補正を示す。
また、再正規化回路に特化して適応したゼロノイズ外挿方式による誤差低減を数値的に検証する。
論文 参考訳(メタデータ) (2021-09-20T18:35:11Z) - Realization of arbitrary doubly-controlled quantum phase gates [62.997667081978825]
本稿では,最適化問題における短期量子優位性の提案に着想を得た高忠実度ゲートセットを提案する。
3つのトランペット四重項のコヒーレントな多レベル制御を編成することにより、自然な3量子ビット計算ベースで作用する決定論的連続角量子位相ゲートの族を合成する。
論文 参考訳(メタデータ) (2021-08-03T17:49:09Z) - Hardware-Efficient, Fault-Tolerant Quantum Computation with Rydberg
Atoms [55.41644538483948]
我々は中性原子量子コンピュータにおいてエラー源の完全な特徴付けを行う。
計算部分空間外の状態への原子量子ビットの崩壊に伴う最も重要なエラーに対処する,新しい,明らかに効率的な手法を開発した。
我々のプロトコルは、アルカリ原子とアルカリ原子の両方にエンコードされた量子ビットを持つ最先端の中性原子プラットフォームを用いて、近い将来に実装できる。
論文 参考訳(メタデータ) (2021-05-27T23:29:53Z) - Boundaries of quantum supremacy via random circuit sampling [69.16452769334367]
Googleの最近の量子超越性実験は、量子コンピューティングがランダムな回路サンプリングという計算タスクを実行する遷移点を示している。
観測された量子ランタイムの利点の制約を、より多くの量子ビットとゲートで検討する。
論文 参考訳(メタデータ) (2020-05-05T20:11:53Z)
関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。
指定された論文の情報です。
本サイトの運営者は本サイト(すべての情報・翻訳含む)の品質を保証せず、本サイト(すべての情報・翻訳含む)を使用して発生したあらゆる結果について一切の責任を負いません。