論文の概要: Scalable Parity Architecture With a Shuttling-Based Spin Qubit Processor
- arxiv url: http://arxiv.org/abs/2403.09574v2
- Date: Wed, 31 Jul 2024 10:01:22 GMT
- ステータス: 処理完了
- システム内更新日: 2024-08-01 13:27:16.296829
- Title: Scalable Parity Architecture With a Shuttling-Based Spin Qubit Processor
- Title（参考訳）: シャットリングベースのスピン量子プロセッサによるスケーラブルなパリティアーキテクチャ
- Authors: Florian Ginzel, Michael Fellner, Christian Ertler, Lars R. Schreiber, Hendrik Bluhm, Wolfgang Lechner,
- Abstract要約: 本稿では、Parity Quantum Approximate Optimization Algorithm (QAOA)を実装したスピンシャットリングと量子ゲートのシーケンスを示す。
本稿では,Parity Architectureのハードウェア固有の解析のための詳細なエラーモデルを開発する。
その結果,高忠実度スピンシャットリングでは,スピン量子ビットの性能は競争力があり,トランスモンの結果を超えていることがわかった。
- 参考スコア（独自算出の注目度）: 0.32985979395737786
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Motivated by the prospect of a two-dimensional square-lattice geometry for semiconductor spin qubits, we explore the realization of the Parity Architecture with quantum dots (QDs). We present sequences of spin shuttling and quantum gates that implement the Parity Quantum Approximate Optimization Algorithm (QAOA) on a lattice constructed of identical unit cells, such that the circuit depth is always constant. We further develop a detailed error model for a hardware-specific analysis of the Parity Architecture and we estimate the errors during one round of Parity QAOA. The model includes a general description of the shuttling errors as a function of the probability distribution function of the valley splitting, which is the main limitation for the performance. We compare our approach to a superconducting transmon qubit chip and we find that with high-fidelity spin shuttling the performance of the spin qubits is competitive or even exceeds the results of the transmons. Finally, we discuss the possibility of decoding the logical quantum state and of quantum error mitigation. We find that already with near-term spin qubit devices a sufficiently low physical error probability can be expected to reliably perform Parity QAOA with a short depth in a regime where the success probability compares favorably to standard QAOA.
- Abstract（参考訳）: 半導体スピン量子ビットの2次元2乗格子幾何学の展望により、量子ドット(QD)を用いたパリティアーキテクチャの実現を探求する。
回路深さが常に一定であるように、同一の単位セルからなる格子上に、スピンシャットリングと量子ゲートのシーケンスを示し、パリティ量子近似アルゴリズム(QAOA)を実装した。
さらに、Parity Architectureのハードウェア固有の分析のための詳細なエラーモデルを開発し、Parity QAOAの一ラウンドにおける誤差を推定する。
このモデルには、バレー分割の確率分布関数の関数としてのシャットリング誤差の一般的な記述が含まれており、これは性能の主な限界である。
超伝導トランスモン量子ビットチップに対する我々のアプローチを比較すると、スピン量子ビットの性能をシャットする高忠実なスピンが競合的であるか、あるいはトランスモンの結果を超えていることが分かる。
最後に、論理量子状態の復号化と量子エラー軽減の可能性について議論する。
短期スピンキュービットデバイスでは、成功確率が標準QAOAと良好に比較可能な状態において、Parity QAOAを短時間で確実に行うことが期待できる。
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