論文の概要: Hardware-Accelerated Line-Rate Bitstream Screening for Secure FPGA Reconfiguration

• arxiv url: http://arxiv.org/abs/2605.08984v1
• Date: Sat, 09 May 2026 15:06:22 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-05-19 14:57:48.327568
• Title: Hardware-Accelerated Line-Rate Bitstream Screening for Secure FPGA Reconfiguration
• Title（参考訳）: セキュアFPGA再構成のためのハードウェア高速化ラインレートビットストリームスクリーニング
• Abstract要約: BLADEIはFPGA構成のデプロイ時間スクリーニングのためのビットストリームレベルのセキュリティフレームワークである。 我々は,このフレームワークをXilinx PYNQ-Z1システム上に実装し,エンドツーエンドのクラウド・ツー・エッジパイプラインを実証した。 ストリーミングハードウェアで高速化された特徴抽出エンジンは,特徴抽出遅延を範囲まで低減できることを示す。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: As Field-Programmable Gate Arrays (FPGAs) scale in multi-tenant cloud and edge-AI environments, the configuration bitstream has become a critical, yet opaque, security boundary. Existing hardware Trojan detection methods often rely on trusted design artifacts or computationally intensive reverse-engineering, introducing prohibitive latencies in dynamic, "just-in-time" reconfiguration workflows. This paper presents BLADEI (Bitstream-Level Abnormality Detection for Embedded Inference), a bitstream-level security framework designed for deployment-time screening of FPGA configurations without requiring source code, netlists, or vendor-specific tooling. BLADEI introduces a hybrid architecture that combines multi-scale byte-sequence learning with compact statistical representations to detect anomalous configurations directly from raw bitstreams. We implement the framework on a Xilinx PYNQ-Z1 system, demonstrating an end-to-end cloud-to-edge pipeline that enforces security prior to FPGA configuration. Evaluating across 1,383 bitstreams, BLADEI achieves a macro F1-score of 0.91. However, our systems-level characterization reveals a "preprocessing wall": software-based feature extraction accounts for 92% of the total 16.4-second latency, while model inference requires only 1.4 seconds. To address this bottleneck, we propose a streaming hardware-accelerated feature extraction engine designed for the FPGA programmable logic (PL). The evaluation shows that PL-based streaming engine can reduce feature-extraction latency to the millisecond range. This work positions bitstream-level screening as a first-class primitive and demonstrates that hardware-accelerated preprocessing is the key enabler for securing next-generation reconfigurable custom computing machines at line rate.
• Abstract（参考訳）: Field-Programmable Gate Array(FPGA)がマルチテナントクラウドやエッジAI環境でスケールするにつれ、構成ビットストリームは重要で不透明でセキュリティ上のバウンダリになっています。 既存のハードウェアであるトロイジャン検出法は、しばしば信頼性の高い設計成果物や計算集約的なリバースエンジニアリングに依存し、動的で「ジャスト・イン・タイム」な再構成ワークフローにおいて禁止的なレイテンシーを導入している。 本稿では,FPGA構成のデプロイ時スクリーニングを目的としたビットストリームレベルのセキュリティフレームワークであるBLADEI(Bitstream-Level Abnormality Detection for Embedded Inference)について,ソースコードやネットリスト,ベンダ固有のツールを必要とせずに紹介する。 BLADEIは、マルチスケールバイトシーケンス学習とコンパクトな統計的表現を組み合わせたハイブリッドアーキテクチャを導入し、生のビットストリームから直接異常な構成を検出する。 我々は,このフレームワークを Xilinx PYNQ-Z1 システム上に実装し,FPGA 構成に先立ってセキュリティを強制するエンドツーエンドのクラウド・ツー・エッジパイプラインを実証する。 BLADEIは1,383ビットストリームで評価され、マクロF1スコアは0.91である。 ソフトウェアベースの特徴抽出は、合計16.4秒のレイテンシの92%を占め、モデル推論は1.4秒しか必要としない。 このボトルネックに対処するため,FPGAプログラマブルロジック(PL)用に設計された,ストリーミングハードウェアアクセラレーション機能抽出エンジンを提案する。 PLをベースとしたストリーミングエンジンは,ミリ秒間における特徴抽出遅延を低減できることを示す。 この研究は、ビットストリームレベルのスクリーニングを第一級プリミティブとして位置づけ、ハードウェアアクセラレーション前処理が、次世代の再構成可能なカスタムコンピューティングマシンをラインレートで確保するための鍵となることを実証する。

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