論文の概要: Optimal Scaling of Unitary Design Formation in $U(1)$-Symmetric Random Circuits: A Bottleneck Slower than Charge Transport

• arxiv url: http://arxiv.org/abs/2609.39458v1
• Date: Wed, 30 Sep 2026 10:27:51 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-10-01 18:57:27.583703
• Title: Optimal Scaling of Unitary Design Formation in $U(1)$-Symmetric Random Circuits: A Bottleneck Slower than Charge Transport
• Title（参考訳）: U(1)$-Symmetricランダム回路におけるユニタリ設計の最適スケーリング:電荷輸送よりも遅いボトルネック
• Abstract要約: 我々は、幅広い回路ジオメトリにわたる$kleq O(sqrtlog N)$に対する1次$k$-design生成率の最適スケーリングについて検討した。 保存法則の下でのランダム性形成の新たな図式を確立し,対称性に制約されたランダム性の特徴付けと効率的な生成の指針を与える。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Understanding randomness formation under conservation laws is important both for characterizing chaotic phenomena in isolated quantum systems and for symmetry-constrained quantum information processing. $U(1)$-symmetric random circuits on an $N$-qubit system provide a minimal tractable setting for this problem, in which the formation rate of unitary designs was conjectured to be governed by charge transport in the underlying circuit geometry. However, whether charge transport indeed sets the slowest relaxation mode has remained an open problem, due to the difficulty in deriving a tight lower bound on the symmetric design formation rate. In this work, we resolve this problem by determining the optimal scaling of the unitary $k$-design formation rate for $k\leq O(\sqrt{\log N})$ across a wide range of circuit geometries, including lattices, expander graphs, and all-to-all interactions. In particular, for $k\geq 2$, we find that the formation rate is governed by a two-particle encounter rate---the rate at which two random walkers encounter each other in a given circuit geometry. This encounter rate is parametrically smaller than the single-particle transport rate in many geometries, thereby disproving the previous conjecture. We further establish that this encounter mechanism indeed sets the design formation rate by deriving its matching lower bound with a novel proof technique based on an auxiliary subgroup ensemble. Although this encounter mode imposes a robust bottleneck on design formation in $U(1)$-symmetric random circuits, we also show that this bottleneck can be circumvented by using symmetry-breaking local gates and provide an explicit protocol that achieves faster design formation. These results establish a new picture of randomness formation under conservation laws and provide guiding principles for characterizing and efficiently generating symmetry-constrained randomness.
• Abstract（参考訳）: 保存法則の下でのランダム性の形成を理解することは、孤立量子系におけるカオス現象を特徴づけることと、対称性に制約された量子情報処理のために重要である。 $U(1)$-symmetric random circuits on a $N$-qubit system provides a minimal tractable set for this problem, which is expected that the formation rate of unitary design was expected by by charge transport in the underlying circuit geometry。 しかしながら、電荷輸送が本当に最も遅い緩和モードを設定するかどうかは、対称的な設計形成速度の厳密な下限を導出することが困難であるため、未解決の問題のままである。 本研究では, 格子, 拡張グラフ, オール・ツー・オール相互作用を含む, 広い回路領域にわたる$k\leq O(\sqrt{\log N})$に対して, 1次$k$-design生成率の最適スケーリングを決定することで, この問題を解決する。 特に、$k\geq 2$の場合、生成速度は2粒子の衝突率によって支配される。 この遭遇速度は、多くの測地における単一粒子輸送速度よりもパラメトリックに小さく、従って以前の予想に反している。 さらに、この遭遇機構は、その一致した下界と、補助的な部分群アンサンブルに基づく新しい証明手法を導出することにより、設計形成率を実際に設定する。 この出会うモードは、$U(1)$-symmetric random circuitsにおいて設計形成に堅牢なボトルネックを課すが、対称性を破る局所ゲートを用いることでこのボトルネックを回避することができ、より高速な設計形成を実現する明示的なプロトコルを提供する。 これらの結果は,保存法則の下でのランダム性形成の新たな図式を確立し,対称性に制約されたランダム性の特徴付けと効率的な生成の指針となる。

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